Renesas Electronics 9DB633AGILF Clock Buffer 28-Pin TSSOP
- N° de stock RS:
- 263-7988
- Référence fabricant:
- 9DB633AGILF
- Fabricant:
- Renesas Electronics
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Unité | Prix par unité |
|---|---|
| 1 - 9 | 5,18 € |
| 10 - 24 | 4,66 € |
| 25 - 49 | 4,56 € |
| 50 - 99 | 4,42 € |
| 100 + | 3,82 € |
*Prix donné à titre indicatif
- N° de stock RS:
- 263-7988
- Référence fabricant:
- 9DB633AGILF
- Fabricant:
- Renesas Electronics
Spécifications
Documentation technique
Législations et de normes
Détails du produit
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Sélectionner tout | Attribut | Valeur |
|---|---|---|
| Marque | Renesas Electronics | |
| Number of Elements per Chip | 5 | |
| Maximum Supply Current | 200 μA | |
| Maximum Input Frequency | 110MHz | |
| Mounting Type | Surface Mount | |
| Package Type | TSSOP | |
| Pin Count | 28 | |
| Sélectionner tout | ||
|---|---|---|
Marque Renesas Electronics | ||
Number of Elements per Chip 5 | ||
Maximum Supply Current 200 μA | ||
Maximum Input Frequency 110MHz | ||
Mounting Type Surface Mount | ||
Package Type TSSOP | ||
Pin Count 28 | ||
- Pays d'origine :
- TW
The Renesas Electronics zero-delay buffer supports PCIe Gen1 and Gen2 clocking requirements. It is driven by a differential SRC output pair from an IDT main clock generator. It attenuates jitter on the input clock and has a selectable PLL bandwidth to maximize performance in systems with or without spread-spectrum clocking.
SMBus Interface
Selectable PLL bandwidth
Minimizes jitter peaking in downstream PLLs
Cycle-to-cycle jitter < 50ps
Output-to-output skew < 50 ps
PCIe Gen3 phase jitter < 1.0ps RMS
Selectable PLL bandwidth
Minimizes jitter peaking in downstream PLLs
Cycle-to-cycle jitter < 50ps
Output-to-output skew < 50 ps
PCIe Gen3 phase jitter < 1.0ps RMS
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